Verilog este un limbaj de descriere hardware (HDL). Este un limbaj folosit pentru descrierea unui sistem digital, cum ar fi un comutator de rețea, un microprocesor, o memorie sau un flip-flop. Putem descrie orice hardware digital folosind HDL la orice nivel. Proiectele descrise în HDL sunt independente de tehnologie, foarte ușor de proiectat și de depanare și sunt în mod normal mai utile decât schemele, în special pentru circuitele mari.
Ce este Verilog?
Verilog este un HARDWARE DESCRIPTION LANGUAGE (HDL), care este folosit pentru a descrie un sistem digital, cum ar fi un comutator de rețea sau un microprocesor sau o memorie un flip-flop.
Verilog a fost dezvoltat pentru a simplifica procesul și a face HDL-ul mai robust și mai flexibil. Astăzi, Verilog este cel mai popular HDL folosit și practicat în industria semiconductoarelor.
HDL a fost dezvoltat pentru a îmbunătăți procesul de proiectare, permițând inginerilor să descrie funcționalitatea hardware-ului dorit și să permită instrumentelor de automatizare să convertească acel comportament în elemente hardware reale, cum ar fi porți combinaționale și logica secvențială.
Verilog este ca orice alt limbaj de descriere hardware. Acesta permite designerilor să proiecteze design-urile fie în metodologie de jos în sus, fie de sus în jos.
Niveluri de abstracție Verilog
Verilog acceptă un design la mai multe niveluri de abstractizare, cum ar fi:
- Nivelul comportamental
- Nivel registru-transfer
- Nivelul poarta
Nivelul comportamental
Nivelul comportamental descrie un sistem prin algoritmi comportamentali concurenți. Fiecare algoritm este secvenţial, ceea ce înseamnă că constă dintr-un set de instrucţiuni executate una câte una. Funcțiile, sarcinile și blocurile sunt elementele principale. Nu se ține cont de realizarea structurală a designului.
Nivel de înregistrare-transfer
Proiectele care utilizează nivelul de transfer al registrului specifică caracteristicile unui circuit folosind operații și transferul de date între registre.
Definiția modernă a unui cod RTL este „Orice cod care este sintetizat se numește cod RTL”.
Nivelul Poarta
Caracteristicile unui sistem sunt descrise prin legături logice și proprietățile lor de sincronizare în cadrul nivelului logic. Toate semnalele sunt semnale discrete. Ele pot avea doar valori logice definite (`0', `1', `X', `Z`).
Operațiile utilizabile sunt primitive logice predefinite (porți de bază). Modelarea la nivel de poartă poate să nu fie ideea potrivită pentru proiectarea logică. Codul la nivel de poartă este generat folosind instrumente precum instrumentele de sinteză, iar lista sa de net este folosită pentru simularea la nivel de poartă și backend.
Istoria Verilog
- Istoria Verilog HDL datează din anii 1980, când o companie numită Gateway Design Automation a dezvoltat un simulator logic, Verilog-XL, și un limbaj de descriere hardware.
- Cadence Design Systems a achiziționat Gateway în 1989 și, odată cu acesta, drepturile asupra limbii și a simulatorului. În 1990, Cadence a pus limba în domeniul public, cu intenția ca aceasta să devină o limbă standard, neproprietă.
- Verilog HDL este acum întreținut de o organizație nonprofit, Accellera, formată din fuziunea Open Verilog International (OVI) și VHDL International. OVI avea sarcina de a prelua limba prin procedura de standardizare IEEE.
- În decembrie 1995, Verilog HDL a devenit IEEE Std. 1364-1995. O versiune semnificativ revizuită a fost publicată în 2001: IEEE Std. 1364-2001. A existat o nouă revizuire în 2005, dar aceasta a adăugat doar câteva modificări minore.
- Accellera a dezvoltat, de asemenea, un nou standard, SystemVerilog, care extinde Verilog.
- SystemVerilog a devenit un standard IEEE (1800-2005) în 2005.
Cum este util Verilog?
Verilog creează un nivel de abstractizare care ajută la ascunderea detaliilor implementării și tehnologiei sale.
De exemplu, un design flip-flop D ar necesita cunoașterea modului în care trebuie aranjate tranzistoarele pentru a obține un FF declanșat cu margine pozitivă și ce timpi de creștere, scădere și CLK-Q sunt necesari pentru a fixa valoarea pe un flop. multe alte detalii orientate spre tehnologie.
Disiparea puterii, sincronizarea și capacitatea de a conduce rețele și alte flop-uri ar necesita, de asemenea, o înțelegere mai aprofundată a caracteristicilor fizice ale unui tranzistor.
Verilog ne ajută să ne concentrăm asupra comportamentului și să lăsăm restul să fie rezolvat mai târziu.
Cerințe preliminare
Înainte de a învăța Verilog, ar trebui să aveți cunoștințe de bază despre limbajul VLSI Design.
- Ar trebui să știți cum funcționează diagramele logice, algebra booleană, porțile logice, circuitele combinaționale și secvențiale, operatori etc.
- Ar trebui să știți despre conceptele de analiză a temporizării statice, cum ar fi timpul de configurare, timpul de reținere, calea critică, limitele frecvenței de ceas etc.
- Bazele ASIC și FPGA și concepte de sinteză și simulare.
Public
Tutorialul nostru Verilog este conceput pentru a ajuta începătorii, inginerii de proiectare și inginerii de verificare care sunt dispuși să învețe cum să modeleze sisteme digitale în Verilog HDL pentru a permite sinteza automată. Până la sfârșitul acestui tutorial, veți dobândi un nivel mediu de expertiză în Verilog.
Problemă
Vă asigurăm că nu veți găsi nicio problemă cu Tutorialul Verilog. Dar dacă există vreo greșeală, vă rugăm să postați întrebarea în formularul de contact.